在Verilog语言中,使用门级建模设计一个由1位全加器组成的4位全加器( 二 )


运行结果见下图:
总结
这篇文章提供了门级建模的基本方法——翻译电路(仅仅是门级电路) 。我以后会使用门级建模设计一个32的超前进位加法器 。至于测试模块的编写习惯或者是经验 , 我会在随后的文章中写一下有用的干货 。本篇文章为出入的新手提供一个简单入门案例 。
预告
其实我本来是想先把门级、数据流级和行为级这三种描述电路的方法都试一下 。但是 , 最后我改变主意了 , 我先完成有关加法器的一些简单的设计 。所以下一个文章就是使用数据流级+模块调用设计一个32位的全加器 。
感想
这是我第一次在CSDN上上传自己写的代码 , 我会一直写下去 , 总结自己的学习内容、经验 。如果有什么问题 , 请指出 。若有幸有大佬光临 , 希望提出指导性意见 。感谢大家!