流水线模数转换器 _生活百科

流水线模数转换器【流水线模数转换器】流水线结构模数转换器( ADC) 相对于其他结构 ADC 来说, 最大优势在于它在精度、速度、功耗等方面的很好平衡 ,其精度较高 ,转换速度较快 ,功耗较低且晶片面积较小, 因此在无线通信、数字视频等高速高精度领域中的套用越来越广泛 .
基本介绍中文名：流水线模数转换器
外文名：pipelined analogdigital converter adc
流水线模数转换器 ( ADC)是一种常用模数转换结构 ,其转换速率较高 ,消耗的晶片面积和功耗却较低 ,常用于无线通信、 CCD图像数据处理、超声监测等高速套用领域 .大多数流水线 ADC都採用开关电容电路实现 ,可以达到较高精度和较低功耗 .如果不进行自校正 ( calibration)或者电容修正( trimming) ,流水线 ADC只能达到 10～ 12 bit的精度 ,这主要是由于开关电容电路对电容匹配精度比较敏感 .另外 ,运放的有限增益、参考电压的精度、开关的电荷注入等因素也都限制了转换器精度的提高 .同时 ,由于工艺製造过程和工作环境等造成的影响是随机变化的 ,要消除这类影响需要晶片本身有自校正的功能 .通过自校正 ,转换器的精度可以达到13～ 15 bit.目前採用的自校正方法分成模拟域和数字域两大类 ,前者利用小电容网路对系统中的大电容进行修正 .近年来 ,人们逐渐开始关注数字域的校正方法( digital calibratio n) ,与模拟域自校正相比 ,数字域的自校正有许多优点 ,它不仅可以校正电容比值 ,还可以消除运放有限增益和加法器精度的影响.这对低电压低功耗电路的设计是非常有利的 .另外 ,流水线结构中本身就包括一部分数字校正 ( digitalco rrection)的电路 , 数字域的自校正就可以在其基础上进行 .流水线 ADC基本结构传统的每级 1. 5 bit流水线 ADC的採样保持电路跟蹤模拟输入信号 ,并在1 /2周期内保持输出 .第一级将该输出放大 2倍 ,转换得到 2bit数字输出 ,根据数字输出将模拟信号加上不同的偏移量 ,就得到了第一级转换后剩余的模拟量 .第一级将转换剩余的模拟量保持输出到下一级 ,每经过一级转换便得到2 bit数字输出 ,最后完成对原始模拟信号的转换 .每一级在 1 /2周期内保持输出剩余模拟量 ,同时对上一级的输出信号进行转换 ,实现了流水线操作。由于每一级之间的增益只有 2倍 ,因此 2 bit数字输出中有效的输出仅仅是 1 bit,冗余的输出最终用来实现数字校正算法 .这种结构被称作每级 1. 5bit流水线 .每一级的放大运算和加法运算都是通过开关电容电路实现。级间增益对转换器线性度的影响线性度是模数转换器非常重要的静态性能指标 ,级间增益误差对系统的积分非线性有很恶劣的影响 ,然而在以往的分析中并没有引起足够重视 .( 1) 对于前端採样保持电路 ,增益 G 0 代表了最终模数转换曲线的斜率 ,理想情况 G 0= 1,系统量化误差限制在± 0. 5 LSB以内 .若 G 0≠ 1,则量化误差显着增加。前端採样保持的增益 G0 决定了整个模数转换器的增益 .当 G0 < 1时 ,转换器的数字输出减少 ,等效的输入阈值电压增加 .由于输入的範围不变 ,因此转换器的动态範围下降 .当 G0> 1时 ,数字输出提前饱和 ,使有效的输入範围下降 .由于等效的输入阈值电压也相应减小 ,因此转换器的动态範围没有变化 .差分非线性 ( DN L)与积分非线性 ( IN L)的计算是去掉过载的数字输出之后 ,以转换曲线两端点的连线作为参考 ,并且以 LSB作为计算单位 G0的取值并不影响系统的非线性误差 .( 2) 与前端採样保持增益G0 不同 ,流水线级间增益Gi 的误差会产生另外一种影响 .理想情况下 G i= 2,由于运放增益及电容比值的影响 ,实际的 Gi 并不是严格等于 2倍 .假定只有被观察的 Gi 是非理想的 .图 4( a)～ (c)为最终的归一化数字输出 ,对于量化误差来说 ,由于级间增益 Gi 接近 2,各级的量化误差换算到原始输入端减少了 CGi 倍 ,随着 i 的增大 ,Gi 对系统量化信噪比 QSN R的影响逐级减小 .同样道理 , G i 对系统动态範围的影响也是逐级减小的 . Gi 对 DNL、 IN L是有影响的 ,当后级增益大于前级增益时 ,系统不可避免地出现了非单调的特性 ,即随着输入的增加 ,系统输出会出现下降的情况 .任一非理想的 Gi 将模数转换曲线分成斜率为 Gi 的 2i+ 1 - 1段 ,各段曲线沿斜率为 Gi- 1的2i - 1段曲线分布 .在各段曲线交界处 DN L变化较大 ,而 INL也累积较大 .可见 ,无论是前端採样保持增益还是级间增益 ,都从不同方面影响转换器的线性度 .图 5给出了 14bit转换器在每级增益误差小于 0. 1 % 情况下的非线性情况 , DN L= + 1. 28 /- 0. 74 LSB, IN L= + 3. 76 /- 4. 00 LSB,由于级间增益误差造成的 DN L尖峰 .数字域自校正和改进的流水线结构数字域自校正的基本原理就是将模拟输入转换为冗余的数字输出 ,这些冗余的输出不仅包含了输入信号的信息 ,还包含了系统误差的信息 ,通过自校正电路就可以依照误差信息还原原始的输入信号 .还原的方法有许多种 ,主要区别在于每级输出的 bit数以及对级间增益的调整方式 .目前的数字域自校正技术都是人为地修改电容比值 ,使增益 G0、 Gi 略高或者略低于理想值 ,从而使得系统在遗失码字或者遗失量化範围两种情况中出现且只出现一种 .一种改进的流水线结构可以同时消除遗失码字和遗失量化範围两种情况. 将每一级内部的数模转换输出由原来的 Vref增加到 4/3 V并将内部的模数转换阈值由原来的 Vref /4增加到 Vref /3.这种结构对比较器输入偏差 (input offset)的要求有所增加 ,由原来的 Vref /4 减小到 V ref /6. 即便如此 ,对于± 1 V的参考电压来说 ,相当于比较器输入偏差要小于 167 mV ,而通常使用的动态比较器很容易达到这个要求。增益自校正算法增益 G0、 G i 的偏差不仅仅只是造成遗失码字、遗失量化範围 ,它对系统的量化噪声、动态範围、非线性误差等性能都有很大影响 .当每一级增益都不确定时 ,输出情况会变得更加複杂 .传统的数字自校正算法可以从一定程度上减少非单调的情况 ,但输入输出曲线仍是一条折线 .本文进一步利用冗余的数字输出对增益进行自校正 ,从而使输入输出曲线更逼近理想的转换曲线 ,提高 ADC的线性度。在传统的流水线模数转换器( ADC) 的设计中 ,为获得较準确的增益和较小的非线性误差, 其中的余量放大器通常採用闭环的高性能运算放大器,但它会产生较大的功耗. 有文献将流水线第 1 级精确的余量放大器用一个简单的开环放大器代替 ,对开环放大器产生的误差用小功耗的数字电路进行后台校準, 达到了降低功耗和提高速度的目的. 但是 ,这种技术在估算开环放大器的 1 阶和 3 阶误差参数时 ,採用传统的方法计算双余量曲线距离, 用了大量的计数器、比较器和加法器等数字电路,不利于功耗的降低 , 而且在估算 3 阶非线性误差时需要使用複杂的查找表 , 占用了大量的ROM 空间和晶片面积。因而，提出了一种新的基于信号统计规律的后台数字校準技术, 该技术在计算双余量曲线距离时, 採用自适应搜寻的技术减小了电路的规模, 降低了功耗,而且在计算开环放大器产生的 3 阶误差时 ,採用了二元单调函式的幅值增量比较算法来设计複杂二元函式的查找表( LUT), 使 LUT 所需的 ROM 空间大幅度减小.在数字校準技术及其算法的硬体实现方面,把 ADC 和数字电路集成在同一晶片上, 进一步减小了功耗和晶片面积, 并实现了 12 位、採样率为4 ×107 s-1的流水线 ADC 。为了降低流水线模数转换器中数字校準电路的规模和功耗, 提出了一种新的基于信号统计规律的后台数字校準技术 . 该技术採用自适应搜寻算法和二元单调函式的幅值增量比较算法 ,分别对基于信号统计规律的数字校準技术中的距离估计电路和查找表进行最佳化设计, 减少了距离估计所需的数字电路和查找表所需的 ROM 空间,极大地降低了数字电路的规模和功耗. 套用该校準技术实现了一个 12 位、採样率为 4 ×107 s-1的流水线模数转换器. 测试结果表明, 同最佳化前相比 ,该晶片数字电路的功耗降低了 93 %,所需 ROM 空间减小了 95 %. 整个晶片採用 SM IC 0. 18 μ m CMOS工艺设计, 总功耗为 210 mW ,晶片面积为 3. 3 m m ×3mm 。该流水线ADC 输出为 12 位, 採样率为 4 ×107 s -1 ,其中模拟电路主要包括前端採样/保持电路, 第 1 级 4 位ADC ,第 2 级 1 +1 位 ADC , 后面是 7 级 1. 5 位ADC ,最后是 3 位 ADC . 数字电路主要包括数字校正电路和数字校準电路。第 1 级的余量放大器由于採用了开环放大器的结构 ,其增益不能準确设定 , 必须採用尾电流偏置複製等方法进行限制, 对于它所具有的较大非线性 ,必须採用数字校準技术进行校準 .基于信号统计规律的数字校準技术,第 1 级 4 位 ADC 的子 ADC 的输出信号被一组随机码序列 N RNG 调製[ 3-4 , 6-7] , N RNG 的值为随机的 0 或+1 ,所以该级输出的数字为 5 位, 这样后端 ADC 输出的余量曲线就成为双余量曲线. 当输入信号幅值不同时,开环放大器 3 阶及高阶误差的存在会使余量曲线之间在垂直方向的距离也不相同 . 在进行距离估计时 ,需要一个计数器对 N RNG =+1 时余量曲线上某一点a的累积柱状图的次数进行统计 ,得到一个统计数 r ,即在数次模数转换中的模数转换结果小于 a 点的个数,同时需要另外一组计数器对 N RNG =0 时余量曲线上对应点附近的点的累积柱状图的次数进行统计 ,得到另一组统计数 H top . 因为随机码的0 和 1 出现的机率相等, 通过查找 H top中与 r 相等或接近的值 ,即可找到输入为 V in1 时在 N RN G =0 的余量曲线上对应的点 b . 点 a 与点b 在纵轴上对应的数值相减就可估算出输入为 Vin1时 2 条余量曲线之间的垂直距离 d 1 , 重複上述过程可以估算输入为Vin2时的距离 d 2 , 2 个距离相减可得到距离差 Δd . 当ADC 中 3 阶及高阶误差不存在时, Δd =0 . 使用 2个最小均方( LM S)环路可分别求得 1 阶误差参数p1 和 3 阶误差参数 p3 ( 对于偶次非线性和高阶误差 , 可以通过提高差动电路的对称性以及放大器输入对管的过驱动电压来减小或忽略) 。校準算法实现电路的改进距离估计电路在对双余量曲线进行距离估计时 , 需要在余量曲线中特定点的附近进行搜寻并进行计数和比较 ,其需要搜寻的点数 N 与开环放大器增益的变化範围之间的关係为N =2n-1( G1 , max -G1 , min) /8式中 : n 为除第 1 级外的后端 ADC 转换的位数 , 根据本文 ADC 的结构 , n =11 ; G1 , max与 G1 , min 分别为开环放大器所能够达到的最大增益与最小增益, 考虑到数字校準算法的需要及电荷共享效应造成的衰减,本文将增益的变化範围设定为 7. 5 至 8. 5 . 由式可计算出 N =128 . 距离估计电路在这个範围内的每一个点上进行距离估计时 , 都需要一组由计数器、比较器和加法器组成的电路单元, 因此需要N 个电路单元 . 如果按照传统的方法来实现距离估计电路,则当 N 为 128 时, 全部数字电路的功耗为152 mW .自适应搜寻的方法来减小距离估计电路的规模和功耗 . 该方法只要求在一段较小範围内进行搜寻 ,但是搜寻範围的中心可以自适应地变化 .如果在搜寻範围内,所有点对应的累积柱状图的次数小于 N RNG =1 时余量曲线所对应的次数 r ,那幺与 r 相匹配的点应该还在这个搜寻範围的横坐标以右的範围中 , 此时应将搜寻中心向右移动 ,在一个新的範围内进行搜寻. 反之, 将搜寻中心向左移动 ,直至搜寻到目标点为止. 自适应搜寻的引入使得距离估计电路需要的电路单元大大减少. 在本文晶片的设计中 ,基于对电路规模和误差参数收敛速度的综合考虑, 距离估计电路的搜寻範围设定为 10 ,即只需要 10 个电路单元. 对电路进行综合后的结果显示 , 全部数字电路的功耗小于 10mW ,与未採用自适应搜寻的方法相比, 功耗降低了93 %.二元单调函式 LUT 的电路设计根据 ADC 的结构及校準算法的需要, Db1 为 12 位数字,其最后 2 位是不精确的 , 所以将最后 2 位除去 ,把 Db1设定为 10 位数字 , p3 设定为 7 位的数字,e 设定为 10 位数字 . 如果简单地将 Db1和 p 3 这 2 个变数作为 LUT 的地址输入, 则 LU T 总的地址输入为 17 位 , 因此 LUT 将占用 217 ×10 =1 310 720位的 ROM 空间. 採用传统方法设计的 LUT 需要大量的 ROM 空间, 所以本文採用本课题组所提出的幅值增量比较算法来得到 3 阶误差的数值.幅值增量算法的原理幅值增量比较算法利用二元单调函式 Z =F( X ,Y ) 的单调特性,通过改变 LU T 的存储数据以及使用比较器和加法器, 将该二元函式的一个变数值作为 ROM 的地址输入,另外一个变数值与 ROM 的存储值进行比较, 将比较值相加来实现函式值的输出.在传统的 LUT 设计中, 当输入为( X m , Y n) 时,将变数 X m 、 Y n 作为地址, 去寻找 Z mn 的值 ,在幅值增量比较算法中 ,将变数 X 作为地址, Z的值按照单调性排列作为 ROM 的编号( Z 的数值恰好等于 ROM 的编号), X 和 Z 对应的变数 Y 被写入 LUT 中, 左下角空缺以 0 补齐 ,右上角空缺以变数Y 的最大值加 1 后的值进行填补.当输入为( X m ,Y mi) 时 ,将 Y mi 与 X m 相对应的 LU T的值相比较 ,根据函式的单调性, 小于或等于 Y mi 的LU T 值的个数即为函式值 Z .