1.8 晶振 CRY Crystal( 四 ) _有源晶振

?CL1和CL2是离散负载电容器。必须选择CL1和CL2，以使晶体电路看到的总负载电容接近晶体制造商指定的负载电容。
通常，CPIN+的范围从2pF到5pF，这取决于板布局设计。通过将晶体放置得尽可能靠近PHY的XI/XO引脚，从而实现短迹线，可以最小化杂散电容。
在大多数情况下，CL1=CL2 。在这种情况下，CLOAD的方程式简化为：CLOAD=CL1/2+CPIN+
根据公式f=1/[2π√(LC)]可知，如果实际负载电容小于晶体规格规定的电容，晶体的振荡频率将增加。如果实际负载电容大于晶体规格规定的电容，晶体的振荡频率将降低。然而，与频率容限、稳定性和老化相比，负载电容的变化通常是振荡器频率的最小误差源。例如，对于指定的CLOAD=18pF、标称CL1=CL2=30pF、CPIN=1pF和=2pF，CLOAD的+/-10%变化（=CL1/2+CPIN+）将导致振荡器频率的偏差小于+/-8ppm 。（这个8ppm是怎么算的呢？）
另外一种计算方式(更加详细严谨)
晶振负载电容外匹配电容计算与晶振振荡电路设计经验总结
如果从石英晶体插脚两端向振荡电路方向看进去的全部有效电容为该振荡电路加给石英晶体的负载电容。石英晶体的负载电容的定义如下式：
其中CS为晶体两个管脚之间的寄生电容（又名晶振静态电容或Shunt ），在晶体的规格书上可以找到具体值，一般0.2pF~8pF不等。晶振规格书上通常有一个C0即Shunt ，是晶振两个管脚之间的并联/寄生/静态电容，应该是属于Cs的一部分，通常近似Cs=C0 。有时也取典型值=5pf 。
CG指的是晶体振荡电路输入管脚到GND的总电容，其容值为以下三个部分的和。
● 外加晶振主芯片管脚芯到GND的寄生电容 CXI
● 晶体震荡电路PCB走线到到GND的寄生电容
● 电路上外增加的并联到GND的外匹配电容 CL1
CD指的是晶体振荡电路输出管脚到GND的总电容。容值为以下三个部分的和。
● 外加晶振主芯片管脚芯到GND的寄生电容 CXO
● 晶体震荡电路PCB走线到到GND的寄生电容
● 电路上外增加的并联到GND的外匹配电容CL2
TDA4最新版规格书有很多关于晶振电容参数的计算，这部分是一致的
TDA4规格书
这下面则是提到对晶振选型的时候还要注意它的并联电容Co，不能超过主芯片这端限定的最大值。这个并联电容包括晶振两个管脚之间的并联电容Co，两根PCB走线相互之间的电容,主芯片两个管脚之间的电容CXIXO 。另外一个就是使走线尽可能短，相互之间不要靠太近来减小走线相互之间的电容，如果走线靠太近需要在他们之间添加地线来减小相互之间的电容。

文章插图
这里举例按上面的截图要求当晶振为25M，ESR为30R时，并联电容最大为7pF 。所以算出来晶振本身管脚的并联电容值Co不能超过6.95pF 。
下面是另一个芯片的规格书上的描述，也是一样的计算方式。
考虑了内部CIN=CIN1=CIN2=12pF,所以CL1=CL2=2*12.5-12.5=12.5pF.（这里相当于忽略CPCB）
6 注意事项
1、晶振和负载电容尽量靠近芯片XI和XO引脚的位置，走线短且直。短迹线有助于减少寄生电感和杂散电容，并可以减少噪声耦合量。
2、避免在晶体或XI和XO迹线正下方布线任何其他信号迹线，尤其是它们不得与时钟迹线平行。使所有其他信号痕迹远离XI和XO痕迹。如果
应用需要在晶体下走线，则需要在晶体电路和其他信号走线之间使用接地平面。走线过程不能隔断，不要过孔换层。
3、尽量设计晶振位于远离电磁波干扰区域，如远离电源，天线等器件。
4、晶振电路下面的各层都需要铺地，不能放置器件和走线，尤其是高频信号线路；